東京高等裁判所 平成４年（行ケ）７７号 判決 1996年3月28日
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
同代表者代表取締役
志岐守哉
同訴訟代理人弁理士
上田守
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 清川佑二
同指定代理人
小川謙
同
及川泰嘉
同
吉野日出夫
同
飯高勉
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
(1) 特許庁が平成２年審判第２３６７５号事件について平成４年２月１２日にした審決を取り消す。
(2) 訴訟費用は被告の負担とする。
２ 被告
主文同旨の判決
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、昭和５９年４月１３日名称を「メモリ読出し装置」とする発明（以下「本願発明」という。）にっき特許出願（昭和５９年特許願第７５２２１号）をしたところ、平成２年１２月４日拒絶査定を受けたので、同年１２月２７日審判の請求をし、平成２年審判第２３６７５号事件として審理され、平成４年２月１２日「本件審判の請求は、成り立たない。」との審決があり、その謄本は、同年３月９日原告に送達された。
２ 本願発明の要旨
アドレス信号のうちのＸ方向アドレスをデコードした出力がワードラインを経てメモリトランジスタのゲートに加えられ、上記アドレス信号のうちのＹ方向アドレスをデコードした出力によって選択されるビットラインに第１の電位が加えられ、当該メモリトランジスタが論理「１」のビットを記憶する場合、当該メモリトランジスタのゲートに加えられる電圧が所定の大きさに達した時点において、当該ビットラインの電位が当該メモリトランジスタを介して第２の電位まで放電するように動作するメモリ読出し装置において、
上記アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力するエッジトリガ回路、
上記第１の電位と上記第２の電位とのほぼ中間点である第３の電位を成生する定電圧源、
上記エッジトリガ回路の出力の制御により上記定電圧源と上記ビットラインとを接続するトランスファーゲートを備えたことを特徴とするメモリ読出し装置（別紙図面１参照）
３ 審決の理由の要点
(1) 本願発明の要旨は、前項記載のとおりである。
(2) これに対し、昭和５４年特許出願公開第１０７６３８号公報（以下「引用例」という、別紙図面２参照）には、「メモリのデータはメモリ素子を構成するトランジスタのオン又はオフによって定まるので、」（２頁左上欄５行ないし７行）と記載され、さらに、「メモリ装置における読出時間の短縮を可能とするメモリデータ読出回路の提供を目的とし、」（３頁右上欄２行ないし４行）と記載され、さらに、「各メモリデータ読出ラインの非選択時には、該メモリデータ読出ラインを前記電圧振幅内の電位にプリチヤージするべく、前記回路ブロツクと同様の回路ブロツクを設けた点にある。」（３頁右上欄１１行ないし１４行）と記載され、さらに、「Ｔ1、Ｔ2、Ｔ3、Ｔ4はデータライン選択用の信号を入力すべき端子であつて、」（４頁左上欄５、６行）と記載され、さらに、「インバータＳ1を介在させたことによりスイツチトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14はオン状態になり、データライン１１、１２、１３、１４は回路ブロツクＣＢ0と導通し、該回路ブロツクＣＢ0によつて作成されたプリチヤージ電圧Ｖによってプリチヤージされる。」（４頁左下欄１行ないし６行）と記載され、さらに、「プリチヤージ電圧Ｖは回路ブロツクＣＢ1、ＣＢ2、ＣＢ3、ＣＢ4によつて抑制された前記電圧振幅内の略々中間のレベルとなる。すなわちデータライン１１、１２、１３、１４はこれらに連なるメモリ素子１１１、１１２、…１４４のオン、オフに拘らず前述のレベルにプリチヤージされ、従つて、これらのデータラインが後に選択されたときにはその立上り時間、立下り時間が最も効果的に短縮されることになる。」（４頁左下欄９行ないし１７行）と記載され、さらに、「回路ブロツクＣＢ0によってこのとき非選択のデータラインを上記電圧振幅内の電位にプリチヤージしておくものであるから、各データラインの“Ｌ”レベルから“Ｈ”レベルへの立上り、“Ｈ”レベルから“Ｌ”レベルへの立下りが迅速に行われる結果メモリデータの読出時間の短縮を可能とする。」（４頁右下欄３行ないし９行）と記載されている。この記載から、引用例には次のものが記載されているものと認められる。
アドレス信号のうちのＸ方向アドレスをデコードした出力がワードラインを経てメモリトランジスタのゲートに加えられ、上記アドレス信号のうちのＹ方向アドレスをデコードした出力によって選択されるメモリデータ読出ラインに”Ｈ”の電位が加えられ、当該メモリトランジスタが論理「１」のビットを記憶する場合、当該メモリトランジスタのゲートに加えられる電圧が所定の大きさに達した時点において、当該メモリデータ読出ラインの電位が当該メモリトランジスタを介して“Ｌ”の電位まで放電するよう動作するメモリ読出し装置において、
上記“Ｈ”の電位と上記“Ｌ”の電位とのほぼ中間点である第３の電位を成生する回路ブロックＣＢ0、
各メモリデータ読出ラインの非選択時には、上記回路ブロックＣＢ0と上記メモリデータ読出ラインとを接続するスイッチトランジスタを備えたことを特徴とするメモリデータ読出し装置。
(3) 本願発明と引用例記載の発明を対比すると、ここで、本願発明のビットラインは引用例のメモリデータ読出ラインに、本願発明の第１の電位と第２の電位は引用例の“Ｈ”の電位と“Ｌ”の電位に、本願発明の定電圧源は引用例の回路ブロックＣＢ0に、本願発明のトランスファーゲートは引用例のスイッチトランジスタにそれぞれ対応するから、
両者は、以下の点で一致すると認められる。
アドレス信号のうちのＸ方向アドレスをデコードした出力がワードラインを経てメモリトランジスタのゲートに加えられ、上記アドレス信号のうちのＹ方向アドレスをデコードした出力によって選択されるビットラインに第１の電位が加えられ、当該メモリトランジスタが論理「１」のビットを記憶する場合、当該メモリトランジスタのゲートに加えられる電圧が所定の大きさに達した時点において、当該ビットラインの電位が当該メモリトランジスタを介して第２の電位まで放電するよう動作するメモリ読出し装置において、
上記第１の電位と上記第２の電位とのほぼ中間点である第３の電位を成生する定電圧源、
上記定電圧源と上記ビットラインとを接続するトランスファーゲートを備えたことを特徴とするメモリ読出し装置。
(4) そして、両者は、以下の点で相違すると認められる。
ビットラインを第３の電位に固定する（すなわちビットラインを第３の電位にプリチャージする）ための、第３の電位を成生する定電圧源とビットラインとの接続が、本願発明は、アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力するエッジトリガ回路を設けて、該エッジトリガ回路の出力の制御により定電圧源とビットラインとが接続されるのに対して、引用例記載の発明は、データライン選択用の信号に応じて、回路ブロックＣＢ0とメモリデータ読出ラインとが接続される点。
(5) 上記相違点について検討する。
メモリ装置の読出時、定電圧源とビットラインとを接続してビットラインをプリチャージする手段として、アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力する回路を設けて、該回路の出力の制御により電圧源とビットラインとを接続したものは周知であるから（例えば、昭和５６年特許出願公開第６８９８９号公報、昭和５７年特許出願公開第４０７９３号公報等を参照）、したがって、引用例のビットラインを第１の電位と第２の電位とのほぼ中間点である第３の電位でプリチャージするという技術的思想を、上記周知の定電圧源とビットラインとの接続手段に適用して、本願発明のようにすることは、当業者が格別工夫を必要とすることなく推考できる程度のことであり、また、その効果も格別のものとは認められない。
(6) したがって、本願発明は、引用例記載の発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法２９条２項の規定により特許を受けることができない。
４ 審決の取消事由
審決の認定判断のうち、(1)、(2)は認める、(3)のうち、本願発明と引用例記載の発明が「上記定電圧源と上記ビットラインとを接続するトランスファーゲートを備えたことを特徴とするメモリ読出し装置」である点で一致するとの認定は争い、その余は認める、(4)ないし(6)は争う。
審決は、本願発明と引用例記載の発明との一致点及び相違点の認定を誤り、かつ、周知技術の認定を誤った結果相違点の判断を誤り、さらに、本願発明の顕著な作用効果を看過したものであって、違法であるから、取り消されるべきである。
(1) 取消事由１（一致点の認定の誤り及び相違点の看過）
<１> 本願発明は、その構成要素として、「上記エッジトリガ回路の出力の制御により上記定電圧源と上記ビットラインとを接続するトランスファーゲート」を含んでいるが、この構成要素中で「上記ビットライン」が何を指称するかは、明文上明白であるとはいえないので、解釈によりその意義を確定しなければならないが、特許請求の範囲の記載に基づいてこれを解釈すれば、「上記ビットライン」とは、「Ｙ方向アドレスをデコードした出力によって選択されたビットライン」の意味であると解することができる。
また、本願明細書の発明の詳細な説明中の〔発明の概要〕の項には、「この発明ではアドレス信号の変化が検出されるたびに、選択されたビットラインの電位を第３の電位に固定する。」（願書添付の明細書７頁４行ないし６行）との記載があり、この記載内容は、本願発明の要旨中の「上記ビットライン」についての上記の解釈と一致する。そして、本願明細書中には、この解釈と矛盾する記載は存しない。
<２> 審決は、本願発明と引用例記載の発明は、「上記定電圧源と上記ビットラインとを接続するトランスファーゲートを備えた」点で一致すると認定しているが、これは誤りである。すなわち、引用例記載の発明は、「上記定電圧源と上記ビットラインとを接続するトランスファーゲート」を備えていない。
ここで、「上記ビットライン」とは、<１>で述べたように、「Ｙ方向アドレスをデコードした出力によって選択されたビットライン」の意味である。
これに対し、引用例には、審決も摘示しているとおり、「各メモリデータ読出ラインの非選択時には、該メモリデータ読出ラインを前記電圧振幅内の電位にプリチヤージするべく、前記回路ブロツクと同様の回路ブロックを設けた点にある。」（３頁右上欄１１行ないし１４行）と記載されており、さらに、「さて上述の如く端子Ｔ2が“Ｈ”レベルとなつた場合には例えば端子Ｔ1は“Ｌ”レベルであり、スイツチトランジスタＰ11、Ｐ12、Ｐ13、Ｐ14及びＲ11、Ｒ12、Ｒ13、Ｒ14はオフとなつてデータライン１１、１２、１３、１４は非選択となり、また接地レベルから切離される。一方、インバータＳ1を介在させたことによりスイツチトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14はオン状態になり、データライン１１、１２、１３、１４は回路ブロツクＣＢ0と導通し、該回路ブロツクＣＢ0によつて作成されたプリチヤージ電圧Ｖによつてプリチヤージされる。」（４頁右上欄１６行ないし左下欄６行）と記載されている。これらの記載によれば、引用例記載の発明は、定電圧源となる回路ブロックＣＢ0と非選択のデータライン（ビットライン）とを接続するスイッチトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14を備えたものであるということができる。
他方、引用例記載の発明におけるＹ方向アドレスをデコードした出力によって選択されたデータライン（ビットライン）と回路ブロックＣＢ0（定電圧源）との接続関係をみると、引用例には、「次に叙上の如く構成された本発明回路の動作を説明する。今、例えば端子Ｔ2にデータライン選択用の信号が“Ｈ”レベルで入力されるとスイツチトランジスタＰ21、Ｐ22、Ｐ23、Ｐ24及びＲ21、Ｒ22、Ｒ23、Ｒ24がオンとなりデータライン２１、２２、２３、２４が選択されることになる。なおこのときインバータＳ2を介在させたことによりスイツチトランジスタＱ21、Ｑ22、Ｑ23、Ｑ24がオフとなり前記データライン２１、２２、２３、２４と回路ブロックＣＢ0とは遮断された状態になつている。」（４頁左上欄１４行ないし右上欄３行）と記載されており、Ｙ方向アドレスをデコードした出力によって選択されたデータライン（ビットライン）と回路ブロックＣＢ0（定電圧源）とは遮断状態になっていることが明らかである。
以上のとおり、引用例記載の発明は、「上記定電圧源と上記ビットライン（Ｙ方向アドレスをデコードした出力によって選択されたビットライン）とを接続するトランスファーゲートを備えている」とはいえないから、本願発明と引用例記載の発明との一致点についての審決の認定は誤りである。
<３> 本願発明と引用例記載の発明とは、上記一致点の認定の誤りを考慮すれば、本願発明は、アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力するエッジトリガ回路を設けて、該エッジトリガ回路の出力の制御により定電圧源とＹ方向アドレスをデコードした出力によって選択されたビットラインとが接続されるのに対して、引用例記載の発明は、データライン選択用の信号に応じて、回路ブロックＣＢ0と非選択のメモリデータ読出ラインとが接続される点で両者の構成が相違しているから、審決は、この相違点を看過し、誤認している。
(2) 取消事由２（相違点に対する判断の誤り）
<１> 審決は、「メモリ装置の読出時、定電圧源とビットラインとを接続してビットラインをプリチャージする手段として、アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力する回路を設けて、該回路の出力の制御により電圧源とビットラインとを接続したものは周知である」との認定判断を示しているが、これは誤りである。
被告は、この周知性を立証するために、乙第１、第２号証を提出する。しかしながら、乙第１、第２号証に開示されている発明は、いわゆるスタティック型ランダムアクセスメモリ（ＳＲＡＭ）に関するものである。ＳＲＡＭのメモリセルはフリップフロップ回路で構成されており、その１対の交叉接続点はそれぞれゲートがワード線に接続されたトランスファーゲートを介して１対のディジット線Ｄ１、Ｄ１に接続されている（乙第１号証５０４頁右上欄１５行ないし左下欄１行、乙第２号証４６６頁右下欄６行ないし１３行参照）。そして、ディジット線Ｄ１、Ｄ１はコントロール信号ＣＥ３によって制御されるトランジスタを介して電源電圧Ｖccの電源に接続されている（乙第１号証第９図、乙第２号証第１１図参照）。このように、ＳＲＡＭは１対のディジット線対（ビット線対）Ｄ１、Ｄ１を備えており、メモリの読出し又は書込み時には、上記ビット線対Ｄ１、Ｄ１をともに電源電圧Ｖccに充電するように構成されている。
すなわち、乙第１、第２号証に開示されている発明は、ビット線対を任意の電圧にプリチャージするものではなく、電源電圧Ｖccにプリチャージするものであり、そうでなければ、正常な読出し又は書込みの動作をしないものである。したがって、これらは、いずれも「電源電圧Ｖccとビット線対Ｄ１、Ｄ１を接続したもの」が周知であることを示すものにすぎない。
審決は、乙第１、第２号証におけるこのような電源電圧Ｖccでのプリチャージ等の限定を一切捨象して、一般的に上記の如き周知技術を認定したが、これは誤りである。
<２> 審決は、「引用例のビットラインを第１の電位と第２の電位とのほぼ中間点である第３の電位でプリチャージするという技術的思想を、上記周知の定電圧源とビットラインとの接続手段に適用して、本願発明のようにすることは、当業者が格別工夫を必要とすることなく推考できる程度のことであり、」と認定判断しているが、これは誤りである。
審決は、引用例記載の発明の技術的思想を、周知の定電圧源とビットラインとの接続手段に適用するとするが、被告が周知だとする技術は、「定電圧源」と「ビットライン」との接続ではなく、「電源電圧Ｖccの電圧源」と「ビットライン対」との接続に関するものであり、第１の電位（Ｖcc）と第２の電位(0)とのほぼ中間点である第３の電位（１／２Ｖcc）でビットラインをプリチャージするものではないから、そもそも引用例記載の発明の技術的思想を、上記周知とされる接続手段に適用することは、技術的にできないものである。本願発明と被告が周知であるとする技術にはともに「プリチャージ」という用語が用いられているが、「プリチャージ」の技術的意義は、両者では全く異なるものである。
なお、仮に、上記の「適用」が可能であるとしても、引用例記載の発明の技術的思想が「非選択のビットラインを第１の電位と第２の電位とのほぼ中間点である第３の電位でプリチャージするもの」であるのに対し、本願発明の技術的思想は、「選択されたビットラインを含むビットラインを第１の電位と第２の電位とのほぼ中間点である第３の電位でプリチャージするもの」であって、両者の技術的思想は全く異なるものであるから、引用例記載の発明の技術的思想を被告が周知だとする技術に適用してみても、本願発明をなすことはできない。
したがって、容易推考性についての審決の判断は誤りである。
(3) 取消事由３（顕著な作用効果の看過）
審決は、本願発明の作用効果について、「その効果も格別のものとは認められない。」と認定判断しているが、これは誤りである。
本願発明では、アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力するエッジトリガ回路を設けて、該エッジトリガ回路の出力の制御により定電圧源と選択されたビットラインとを接続し、選択されたビットラインを第３の電位に固定する（すなわち、選択されたビットラインを第３の電位にプリチャージする）ので、アクセス時間を短縮して安定なデータ出力を得ることができるという顕著な作用効果を奏するものである。
そして、アドレス信号が変化する毎に選択されたビットラインがプリチャージされるので、例えばビットラインの選択を固定してワードラインの選択のみを変えるようなメモリ読出し時においても、ワードラインを選択するためのＸアドレス信号が変化する毎に固定して選択されているビットラインがプリチャージされるので、上記と同様の作用効果を奏するものである。
これに対し、引用例記載の発明では、データライン選択用の信号に応じて、回路ブロックＣＢ0と非選択のメモリデータ読出ラインとを接続し、非選択のメモリデータ読出ラインをプリチャージするものであるから、今、非選択のメモリデータ読出ラインが、後に選択されて読み出される場合にのみ、メモリの読出し時間の短縮が可能となるにすぎない。
このように、作用効果についての審決の判断は誤りである。
第３ 請求の原因に対する認否及び被告の主張
１ 請求の原因１ないし３は認めるが、同４は争う。審決の認定判断は正当であり、原告の主張は理由がない。
２(1) 取消事由１（一致点の認定の誤り及ひ相違点の看過）について
<１> 原告は、審決の「上記ビットライン」とは、「Ｙ方向アドレスをデコードした出力によって選択されたビットライン」の意味であると解することができる旨主張するが、これは以下の理由により失当である。
本願発明のメモリ読出し装置には、ビットラインとしては、
イ． Ｙ方向（列方向）アドレスをデコードした出力によって選択され、第１の電位が加えられるものと、
ロ． Ｙ方向（列方向）アドレスをデコードした出力によって選択されないで、第１の電位が加えられないものと
が存在しており、Ｙ方向アドレスをデコードした出力によって選択されないで、第１の電位が加えられないビットラインが存在することは、当業者にとって極めて自明のことなので、わざわざ特許請求の範囲に記載しなくてもよいものとして発明の要旨を認定しただけのことである。
そして、「上記ビットライン」とは、イ． 「Ｙ方向アドレスをデコードした出力によって選択されたビットライン」の意味はもちろん含むが、ロ． 「Ｙ方向アドレスをデコードした出力によって選択されなかったビットライン」をも含むことは当然のことである。
したがって、あたかも、「上記ビットライン」がイ． の意味だけであるように誤解を生むような原告の主張は失当である。
原告が、本願発明を「上記ビットライン」を「Ｙ方向アドレスをデコードした出力によって選択されたビットライン」と限定して主張しても、このような限定は、特許請求の範囲に基づかないばかりか、そのような実施例の図面もなければそのための具体的な説明もないものである。
<２> 原告は、引用例記載の発明のものは、「上記定電圧源と上記ビットラインとを接続するトランスファーゲート」を備えていない旨主張するが、これは以下の理由により失当である。
本願発明の「上記ビットライン」とは、<１>で述べたように、イ． 「Ｙ方向アドレスをデコードした出力によって選択されたビットライン」と、ロ． 「Ｙ方向アドレスをデコードした出力によって選択されなかったビットライン」とを含んだすべてのビットラインの意味であり、本願発明の「トランスファーゲート」とは、エッジトリガ回路の出力の制御により定電圧源とビットライン（選択、非選択にかかわらず）とを接続するものである。
これに対して、引用例のスイッチトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14は、端子Ｔ1、Ｔ2、Ｔ3、Ｔ4の制御レベルにより定電圧源となる回路ブロックＣＢ0と非選択のデータライン（ビットライン）とを接続するものである。
そこで、本願発明の「トランスファーゲート」と引用例の「スイッチトランジスタ」の動作態様を考えると、両者とも定電圧源とビットラインとの接続を制御する点では同じ働きをしているのであって、前者は機能的名称であるのに対し、後者は動作素子的名称という単なる名称の相違にすぎない。
したがって、審決の一致点についての認定に誤りはない。
<３> 以上<２>で詳述したように、本願発明と引用例記載の発明との一致点についての審決の認定に誤りがないから、審決に相違点の看過は存しないのであって、両発明は、「ビットラインを第３の電位に固定する（すなわちビットラインを第３の電位にプリチャージする）ための、第３の電位を成生する定電圧源とビットラインとの接続が、本願発明は、アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力するエッジトリガ回路を設けて、該エッジトリガ回路の出力の制御により定電圧源とビットラインとが接続されるのに対して、引用例記載の発明は、データライン選択用の信号に応じて、回路ブロックＣＢ0とメモリデータ読出ラインとが接続される点で相違する。」とする審決の相違点についての認定は誤りでない。
(2) 取消事由２（相違点に対する判断の誤り）について
<１> 審決が判断するように、「アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力する回路を設けて、該回路の出力の制御により電圧源とビットラインとを接続したものは周知」であり、このことは、乙第１、第２号証の記載からも明らかである。
原告は、「乙第１、第２号証に開示されている発明は、いわゆるスタティック型ランダムアクセスメモリ（ＳＲＡＭ）に関するものである。」から、「（任意の電圧の）定電圧源とビットラインとを接続して、ビットラインを（任意の電圧に）プリチャージする手段として電圧源とビット線を接続したもの」は周知であるとはいえない旨主張するが、審決が周知であると主張しているのは、あくまでも、「メモリ読出し装置」において、「アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力する回路を設けて、該回路の出力の制御により電圧源とビットラインとを接続した接続手段」である。
また、本願発明の特許請求の範囲では、「メモリ読出し装置」がＲＯＭ（読出し専用メモリ）であるとは限定されないため、周知のものがＳＲＡＭに関するものであっても、ＳＲＡＭもメモリ読出し装置であり、このメモリ読出し装置であるＳＲＡＭにおいて、アドレス信号が変化してからビットラインをプリチャージすることが周知であれば、なにも限定のないメモリ読出し装置においては、アドレス信号が変化してからビットラインをプリチャージすることが周知であるということができる。
<２> 容易推考性については、審決に述べたとおりであるが、これを要約すると、本願発明と引用例記載の発明との一致点と相違点は、ビットラインと定電圧源（中間電位源）とをトランスファーゲートを用いて接続することにより、ビットラインを中間電位（本願発明の第３の電位）にプリチャージして、アクセス時間を短縮する点で一致し、ビットラインをプリチャージする時期が、本願発明ではアドレス信号が変化した後である点で相違しているのである。
ここで、ビットラインをプリチャージする時期について、アドレス信号が変化した後にビットラインをプリチャージすることが乙第１、第２号証でもみられるように周知であるから、引用例のビットラインを中間電位（本願発明の第３の電位）にプリチャージする時期を、アドレス信号が変化した後に行うことは、当業者が容易に推考できることである。
したがって、審決の容易推考性の判断に誤りはない。
(3) 取消事由３（顕著な作用効果の看過）について
原告は、本願発明は引用例記載の発明に比較して顕著な作用効果を奏する旨主張するが、これは、以下の点で誤りである。
イ． 本願発明の特許請求の範囲には、原告が主張するような作用効果を奏するのに必要な装置の構成が記載されていない。
すなわち、特許請求の範囲には、「上記アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力するエッジトリガ回路」と記載されているのみで、「アドレス信号の変化点」が「読出しのためのアドレス信号が立上がる点」とも、「所定時間の間」が「アドレス信号が立上がってから、ワードラインの電圧が上昇してメモリトランジスタが駆動されるまでの間」とも記載されていない。
原告が主張するような作用効果を奏するためには、「アドレス信号の変化点」は「読出しのためにアドレス信号が立上がる点」とし、「所定時間の間」は「アドレス信号が立上がってから、ワードラインの電圧が上昇してメモリトランジスタが駆動されるまでの間」と限定されて、はじめていえることであって、特許請求の範囲には、そのような記載はない。「アドレス信号の変化点」は、読出しのためにアドレス信号が立上がる点と、アドレス信号が立下がる点とがあり、「所定時間の間」も任意のものである。極端な場合を考えると、「アドレス信号の変化点」を「読出しのためにアドレス信号が立下がる点」とし、「所定時間の間」を「アドレス信号の立下り点から次のアドレス信号の立上り点」とすると、引用例記載の発明と同じものとなる。
ロ． 引用例のビットラインを第１の電位と第２の電位のほぼ中間点である第３の電位でプリチャージして、アクセス時間を短縮するという技術的思想に、周知のアドレス信号が変化してからビットラインをプリチャージするという技術的思想を適用したものは、アドレス信号が変化してからビットラインを第３の電位（中間電位）にプリチャージするものであるから、引用例記載の発明の奏する作用効果は、原告が本願発明の作用効果と主張するものと、同等であるといわざるを得ない。
このように、審決の作用効果の判断に誤りはない。
第４ 証拠関係
証拠関係は、本件記録中の書証目録記載のとおりであるから、ここにこれを引用する。
理由
第１ 請求の原因１（特許庁における手続の経緯）、同２（本願発明の要旨）、同３（審決の理由の要点）は、当事者間に争いがない。
第２ そこで、原告主張の審決の取消事由について判断する。
１ 成立に争いのない甲第２号証（特許願書及び願書添付の明細書及び図面）、同第３号証（平成３年１月１０日付け手続補正書）によれば、本願明細書には、本願発明の技術的課題（目的）、構成及び作用効果について、次のとおり記載されていることが認められる。
(1) 本願発明は、ＲＯＭ（読出し専用メモリ）に関するものであり、特に半導体で構成されたＲＯＭの読出し回路に関する。（願書添付の明細書２頁６行ないし８行）
(2) 従来のＲＯＭ回路は、読出し時、時定数の大きいワードライン７を充電し、メモリ情報が「１」の場合において、ビットライン８を接地へ放電するのに時間がかかるため、アクセス時間を短縮することができないという欠点があった。（同６頁10行ないし７頁１行）
(3) 本願発明は、上記のような従来のものの欠点を除去するためになされたもので（同７頁３、４行）、特許請求の範囲記載の構成（平成３年１月１０日付け手続補正書１頁２行ないし２頁１行）を採用した。この発明では、アドレス信号の変化が検出されるたびに、選択されたビットラインの電位を第３の電位に固定する。この第３の電位とは、センスアンプがメモリトランジスタのメモリ情報を「１」と判断する第１の電位と「０」と判断する第２の電位とのほぼ中間の電位であるために、ビットラインが第３の電位に固定されてもセンスアンプが誤判断することなく、この第３の電位から接地電位まで放電する放電時間は、第１の電位から接地電位まで放電する放電時間のほぼ半分になり、アクセス時間を短縮することができる。（同７頁４行ないし15行）
(4) 本願発明によれば、ワードライン７が充電される前にビットラインを第３の電位に一定期間固定しているので、アクセス時間を短縮して安定なデータ出力を得ることができる。（願書添付の明細書11頁７行ないし10行）
２(1) 取消事由１（一致点の認定の誤り及び相違点の看過）について
<１> 本願発明のビットラインについてみるに、前掲甲第２、第３号証によれば、本願明細書には、本願発明におけるビットラインを定義した記載は存しないが、その〔発明の概要〕には、「この発明ではアドレス信号の変化が検出されるたびに、選択されたビットラインの電位を第３の電位に固定する。」（願書添付の明細書７頁４行ないし６行）との記載があり、また、〔発明の実施例〕には、「アドレス入力信号が変化すると、Ｙデコーダ(4)がメモリトランジスタ(3)のビットライン(8)を選択し、次に４０～１００ナノ秒遅れてワードライン(7)の電圧が上昇してメモリトランジスタが駆動されることはさきに第２図について説明したとおりである」（同８頁２行ないし７行）と記載されていることが認められ、このことから、本願発明のビットラインはＹデコーダによって選択されるものであると認められる。
したがって、本願発明のビットラインについては、ある特定の時点において、選択されたビットラインと、その時点において選択されていない非選択のビットラインが存在することになる。
ところで、本願発明のトランスファーゲートは、特許請求の範囲に、「上記エッジトリガ回路の出力の制御により上記定電圧源と上記ビットラインとを接続するトランスファーゲートを備えた」と記載され、本願明細書の〔発明の概要〕には、前示のように「この発明ではアドレス信号の変化が検出されるたびに、選択されたビットラインの電位を第３の電位に固定する。」と記載されており、上記エッジトリガ回路の出力の制御により定電圧源とビットラインとを接続するものであることが認められる。
したがって、このトランスファーゲートは、ビットラインと定電圧源の間に配置され、その導通によってこれらを接続するものであるということができる。
<２> そこで、審決の認定する「上記ビットライン」の意味するところを考えるに、審決認定のビットラインは、その前後の文脈からみて、「上記アドレス信号のうちＹ方向アドレスをデコードした出力によって選択されるビットライン」（審決６頁20行ないし７頁１行）、すなわち、選択、非選択に関わりのない一般的な意味でのビットライン、あるいは、「当該ビットライン」（同７頁10行）、すなわち、選択されたビットラインの何れかであると解することができる。
ところで、本願発明の特許請求の範囲の記載中の「上記定電圧源と上記ビットラインとを接続するトランスファーゲートを備えたことを特徴とするメモリ読出し装置」は、この装置の構成に関する記載であり、しかも、発明の構成を規定する特許請求の範囲の記載であるから、ここに記載された「上記ビットライン」は、発明の構成を記載したものであり、したがって、選択、非選択に関わりのない一般的な意味でのビットラインの意味であって、「上記アドレス信号のうちＹ方向アドレスをデコードした出力によって選択されるビットライン」のことであると解するのが相当である。
<３> 次に、引用例の記載事項についてみる。
成立に争いのない甲第４号証（昭和５４年特許出願公開第１０７６３８号公報）によれば、引用例は、名称を「半導体メモリ装置におけるメモリデータ読出回路」（１頁左下欄２、３行）とする発明であり、その特許請求の範囲１項は、「半導体メモリ装置におけるメモリデータ読出ラインに該メモリデータ読出ラインの電圧振幅の抑制を可能とする回路プロツクを接続する一方、該回路プロツクが接続された各メモリデータ読出ラインの非選択時には、該メモリデータ読出ラインを前記電圧振幅内の電位にプリチヤージするべく、前記回路プロツクと同様の回路プロツクを設けたことを特徴とするメモリデータ読出回路。」（１頁５行ないし13行）と記載され、その発明の詳細な説明には、「端子Ｔ2が“Ｈ”レベルとなった場合には例えば端子Ｔ1は”Ｌ”レベルであり、スイツチトランジスタＰ11、Ｐ12、Ｐ13、Ｐ14及びＲ11、Ｒ12、Ｒ13、Ｒ14はオフとなってデータライン１１、１２、１３、１４は非選択となり、また接地レベルから切離される。一方、インバータＳ1を介在させたことによりスイツチトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14はオン状態になり、データライン１１、１２、１３、１４は回路プロツクＣＢ0と導通し、該回路ブロックＣＢ0によつて作成されたプリチヤージ電圧Ｖによってプリチヤージされる。」（４頁右上欄１６行ないし左下欄６行）と記載されていることが認められる。
この記載からすると、引用例のスイッチトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14は、端子Ｔ1の制御レベルにより、定電圧源となる回路ブロックＣＢ0と非選択のデータラインとを接続するものである。また、引用例の回路図（別紙図面２）から、このスイッチトランジスタは、ビットラインと定電圧源の間に配置され、その導通によってこれらを接続するものであることが認められる。
<４> そうすると、本願発明の「トランスファーゲート」と引用例記載の発明の「スイッチトランジスタ」は、両者とも定電圧源とビットラインとの間に配置され、それらの間の接続を制御する点において、同じ構成及び機能を有しているということができる。
このことからすれば、本願発明と引用例記載の発明とが、「上記定電圧源と上記ビットラインとを接続するトランスファーゲートを備えた」点で一致するとした審決の判断に誤りはない。
<５> 上記<４>の判断からすれば、「本願発明は、アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力するエッジトリガ回路を設けて、該エッジトリガ回路の出力の制御により定電圧源とビットラインとが接続されるのに対して、引用例記載の発明は、データライン選択用の信号に応じて、回路ブロックＣＢ0とメモリデータ読出ラインとが接続される点で相違する」とする審決の相違点についての認定は誤りではなく、審決に原告主張の相違点の看過は存しない。
(2) 取消事由２（相違点に対する判断の誤り）について
<１> 原告は、審決が、「メモリ装置の読出時、定電圧源とビットラインとを接続してビットラインをプリチャージする手段として、アドレス信号の変化点を検出し、この検出した変化点から所定時間の間、信号を出力する回路を設けて、該回路の出力の制御により電圧源とビットラインとを接続したものは周知である」と認定判断したことは誤りであると主張するので、まずこの点について検討する。
成立に争いのない乙第１号証（昭和５６年特許出願公開第６８９８９号公報）によれば、同号証は、名称を「メモリ回路」（１頁左下欄３行）とする発明の特許公開公報であり、その特許請求の範囲は「アドレス入力の論理変化を検知する手段と、少なくとも１つ以上のアドレス入力に関して論理変化が起こった場合にのみ内部クロックを発生させる手段とを備えたメモリ回路において、前記内部クロックにより制御される機能ブロックが前記アドレス入力の論理変化後リセット状態を経てイネーブル状態に移行するようにしたことを特徴とするメモリ回路。」（１頁左下欄５行ないし12行）と記載され、その発明の詳細な説明には、「このデイジット線Ｄ1、Ｄ2はＰチャンネルＭＯＳＴ
Ｑ11～Ｑ13により、コントロール信号ＣＥ3が低レベルの期間、リセット状態、すなわちプリチャージされる。」（４頁左下欄１行ないし４行）と記載されていることが認められ、ここでは、デイジット線がコントロール信号ＣＥ3の制御によりプリチャージされることが示されている。
さらに、同号証によれば、「第10図にアドレスの変化を受けて内部クロックＯＳ1が発生され、さらに信号ＯＳ1に基いて周知の方法等により各機能回路に最適な各コントロール信号ＣＥ2～ＣＥ5のタイミング関係の一例を示す。データ出力は各機能ブロックのリセットが終了してからアクセスされたデータとなる。」（４頁右下欄８行ないし13行）と記載されていることが認められ、ここでは、コントロール信号ＣＥ3はアドレスの変化を受けて発生された信号ＯＳ1に基づいて発生すること、及び、コントロール信号ＣＥ3はデータの読出しに先行して低レベルになり、プリチャージが行われることが示されている。
また、成立に争いのない乙第２号証（昭和５７年特許出願公開第４０７９３号公報）によれば、同号証は、名称を「メモリ回路」（１頁左下欄３行）とする発明の特許公開公報であり、その特許請求の範囲は「アドレス入力の論理変化を検知する手段と、少くとも１つのアドレス入力に論理変化が起こったことを前記検知手段が検知した場合に内部クロックを発生する手段と、電源電圧の変化を検出して初期設定するためのリセット信号を発生する手段とを備えたことを特徴とするメモリ回路。」（手続補正書に訂正された特許請求の範囲）と記載され、その発明の詳細な説明には、「一般的に同期型回路は活性化の前にリセット・プリチャージの状態を経なければ正常動作しない。」（２頁右下欄14行ないし16行）、「このデイジット線ＤＬ、ＤＬはＰチャネルＭＯＳトランジスタＱP15～ＱP17に接続されて、制御信号ＣＥ3によりリセットプリチャージされる。」（４頁右下欄13行ないし16行）、「第12図に制御信号ＣＥ1～ＣＥ2の適当なタイミング関係の一例を、電源投入開始（時刻Ｔ71）からアドレスが１度論理変化を起こす（Ｔ74）迄の期間について示した。」（頁左上欄13行ないし16行）と記載されていることが認められ、同号証記載の発明においては、前示乙第１号証記載の発明と同じように、デイジット線がコントロール信号によりプリチャージされること、コントロール信号はアドレスの変化を受けて発生された信号に基づいて発生すること、コントロール信号はデータの読出しに先行して低レベルになりプリチャージが行われることが示されている。
このように、乙第１、第２号証には、アドレスの変化を検出し、この検出した変化点から所定時間の間、信号を出力する回路を設けて、該回路の出力の制御により電圧源とビットラインとをデータの読出しに先行して接続する技術が開示されており、この技術は、上記乙号各証の刊行時期及びその記載内容からして、本出願前周知であったものと認めることができる。
したがって、上記技術事項を本出願前周知であったとした審決の認定に誤りはない。
<２> 次に、原告は、「引用例のビットラインを第１の電位と第２の電位とのほぼ中間点である第３の電位でプリチャージするという技術的思想を、上記周知の定電圧源とビットラインとの接続手段に適用して、本願発明のようにすることは、当業者が格別工夫を必要とすることなく推考できる程度のことである」とした審決の認定判断は誤りである旨主張する。
前掲甲第４号証によれば、引用例には、「端子Ｔ2が“Ｈ”レベルとなつた場合には例えば端子Ｔ1は“Ｌ”レベルであり、スイツチトランジスタＰ11、Ｐ12、Ｐ13、Ｐ14及びＲ11、Ｒ12、Ｒ13、Ｒ14はオフとなつてデータライン１１、１２、１３、１４は非選択となり、また接地レベルから切離される。一方、インバータＳ1を介在させたことによりスイッチトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14はオン状態になり、データライン１１、１２、１３、１４は回路ブロツクＣＢ0と導通し、該回路ブロツクＣＢ0によつて作成されたプリチヤージ電圧Ｖによつてプリチヤージされる。」（４頁右上欄16行ないし左下欄６行）、「プリチヤージ電圧Ｖは回路ブロツクＣＢ1、ＣＢ2、ＣＢ3、ＣＢ4によつて抑制された前記電圧振幅内の略々中間のレベルとなる。すなわちデータライン１１、１２、１３、１４はこれらに連なるメモリ素子１１１、１１２、…１４４のオン、オフに拘らず前述のレベルにプリチヤージされ、従つて、これらのデータラインが後に選択されたときにはその立上り時間、立下り時間が最も効果的に短縮されることになる。」（４頁左下欄９行ないし17行）、「本発明は回路ブロツクＣＢ1、ＣＢ2、ＣＢ3、ＣＢ4によつて選択されたデータラインの電圧振幅を一定範囲内に抑制し、また回路ブロツクＣＢ0によってこのとき非選択のデータラインを上記電圧振幅内の電位にプリチヤージしておくものであるから、各データラインの“Ｌ”レベルから“Ｈ”レベルへの立上り、“Ｈ”レベルから“Ｌ”レベルへの立下りが迅速に行われる結果メモリデータの読出時間の短縮を可能とする。」（４頁右下欄３行ないし９行）と記載されていることが認められ、このことから、引用例には、後に選択される場合に備えてデータラインを中間のレベルにプリチャージしておくと、実際に選択された場合にはデータの読出し時間が短縮できることが示されているということができる。
このように、アドレスの変化を検出し、この検出した変化点から所定時間の間、信号を出力する回路を設けて、該回路の出力の制御により電圧源とビットラインとをデータの読出しに先行して接続し、ビットラインをプリチャージすることは周知であり、また、引用例には、後に選択される場合に備えてデータラインを中間のレベルにプリチャージしておくと、実際に選択された場合にはデータの読出し時間が短縮できることが示されている。
したがって、読出しに先行して行われるビットラインを第１の電位と第２の電位とのほぼ中間である第３の電位でプリチャージするという引用例記載の発明の技術的思想を、同様に読出しに先行して行われる上記周知の定電圧源とビットラインとの接続手段に適用して、本願発明のように構成することは、当業者が格別工夫を必要とすることなく推考できた程度のことというべきであり、審決のこの点についての判断を誤りであるとすることはできない。
<３> 原告は、乙第１、第２号証に開示された周知技術は、
イ． 電源電圧Ｖccの電圧源とビットラインとの接続に関する技術であり、第３の電位でビットラインをプリチャージするものではないこと、
ロ． 引用例は、非選択のビットラインを第３の電位でプリチャージするものであるのに対し、本願発明は、選択されたビットラインを含むビットラインを第３の電位でプリチャージするものであること
から、両者の技術的思想は相違し、引用例記載の発明に周知技術を適用しても、本願発明の構成とすることができないと主張する。
しかしながら、上記周知技術は、ビットラインの選択に先行して、すなわち、読出しに先行して、直前にそのビットラインをプリチャージするものであり、また、読出しに先行してビットラインを第３の電位にプリチャージすることは引用例に記載されており、その場合、プリチャージすべきビットラインは、読出しに先行し、かつ、読出しの直前に、その都度プリチャージすべきであることは、プリチャージを行う意義からして当然に推測され得る事項である。したがって、引用例記載の発明に周知技術を適用すれば、本願発明の構成にならないということはできない。
<４> したがって、本願発明と引用例記載の発明との相違点について、引用例記載の発明に前記周知技術を適用して本願発明の構成とすることは、当業者が格別工夫することなく推考できる程度のことであるとした審決の認定判断に誤りはない。
(3) 取消事由３（顕著な作用効果の看過）について
原告は、本願発明について、「その効果も格別のものとは認められない」とした審決の判断は誤りである旨主張する。
しかしながら、読出しに先行して行われるビットラインを第３の電位でプリチャージするという引用例記載の発明における技術的思想に、同様に読出しに先行して行われる定電圧源とビットラインとの周知の接続手段を適用して本願発明を得ることに格別の進歩性が認められないことは、(2)判示のとおりである。
そして、アクセス時間を短縮して安定なデータを得るという本願発明の作用効果も、上記周知技術及び引用例のビットラインをプリチャージする技術を適用するに際して当業者が当然に予測し得た必然的に得られる作用効果にすぎないものと認められ、両者がそれぞれ奏する作用効果に比して顕著なものであるということはできない。
したがって、審決には本願発明の奏する顕著な作用効果を看過した誤りは存しない。
３ そうすると、原告の審決の取消事由の主張は、いずれも理由がない。
第３ よって、審決の違法を理由にその取消しを求める原告の本訴請求は理由がないから、これを棄却し、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法８９条を適用して、主文のとおり判決する。
（裁判長裁判官 竹田稔 裁判官 関野杜滋子 裁判官 持本健司）
別紙図面１
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別紙図面２
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